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毕业答辩基于WilkinsonADC的多通道模数变换ASIC

金沙娱城app时间 2019-10-29 15:59 【本文关键词】金沙娱城app,定比变换

    

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  一种高速、高精度全差分采样保持电 路的ASIC设计 魏微 中国科学院“核探测技术与核电子学”重点实验室 中国科学院高能物理研究所 2010年 8月14日 主要内容 ? ? ? ? ? ? ? ? 设计需求 结构选择 工作原理 设计指标 整体设计 仿真结果 部分测试结果 改进方案 2 高能物理中的模数变换器 ? ? ? ? ? ? ? ? 典型的高能物理读出电子学系统 特殊需求: 多通道:64~128通道 低功耗:探测器端、总体消耗、散热? 较高的精度、合适的速度 业界没有高能物理专用的ADC,一直只能采用其他类型替代 物理信号同计算机信号的最终接口,模数混合器件 设计困难,经常受到禁运等因素的限制 3 多通道模数变换 ? 片外ADC:需引出模拟信号 电缆连接,波形读出 电缆驱动,阻性负载,功耗很大 不适合多通道集成 ——基于分立元件的前端读出方式 ? 片上高速ADC:无驱动问题 多路开关,电平读出 模拟电平读出,功耗大大降低 切换的死时间需要高速ADC ——基于集成电路的前端读出方式 4 片内ADC的结构选择——主流ADC发展趋势 ? 多通道变换需要合适的精度,较快的速度 ? Σ-Δ:精度高、速度太慢 ? Pipeline:功耗、面积 ? Flash:功耗、面积太大,精度低 ? 逐次逼近:精度速度都比较合适、功耗低 FLASH 采样保持电路在模数变换中的地位 ? 多通道、高计数率变换需要较快的ADC变换速度 ? S/H将信号离散化,使后端电路仅面对固定电平,降低了孔径误差的 影响,对后端电路要求降低 ? S/H电路是ADC动态误差的主要来源之一,对模数变换的性能影响至 关重要 ? 高速、高精度ADC要求S/H电路具有较小的精度误差(增益)和很小 的建立时间(速度) ? 设计采样保持模块,应用在一款逐次逼近ADC设计中,实现实用性 主要内容 ? ? ? ? ? ? ? ? 设计需求 结构选择 工作原理 设计指标 整体设计 仿真结果 部分测试结果 改进方案 7 整体结构和工作原理 ? 全差分采样保持电路,驱动后级逐次逼近ADC单元 ? 工作原理: – 复位: Φ1闭合,运放建立工作点,电容上极板电荷清零 – 采样: Φ1d闭合,电容充电,输入信号被采样 – 保持读出: Φ2闭合,其他断开,电容下极板翻转到输出端,作为 运放反馈路径进行信号读出 ? 需采用两相不交叠时钟,防止交替过程中电荷泄放 优点 ? 谐波 – 全差分电路抑制偶次谐波 ? 开关注入效应 – 开关对差分支路注入等量电荷,电 荷注入效应和时钟馈通效应作为共 模噪声被抵消 ? 运放失调 ? 辅助开关Φ1、 _Φ2: – 采样相运放失调被电容储存,读出 相被抵消。运放失调被自动消零 – 反馈开关尺寸失配将导 ? 电容匹配性 致注入到输入端的电荷 – 电容值仅影响采样速度,完全建立 不一致 后采样信号同电容值无关 – 添加辅助开关消除有限 – 读出相未发生电荷转移,保持信号 电荷注入失配的影响 同电容值也无关 – 电容不需要精确匹配即能保证差分 特性 采样开关 ? ? ? ? 采样开关导通电阻决定采样速率 采用CMOS开关降低导通电阻 导通电阻随输入信号电平而变化,导致谐波失真 选择开关合适的宽长比比例,使导通电阻随输入电平变化 较较为平坦 10 全差分采样保持运放设计 ? 三个部分: 1. 运放主体:两级增益 2. 连续时间共模反馈 3. 开关电容共模反馈 ? 性能要求: – – – – 开环增益80dB 单位增益带宽100MHz 负载电容6p 建立时间小于20ns 11 结构考虑 ? 采用两级结构:增益要求80dB ,单级难以实现;建立时间小 于20ns,有带宽要求 – Folded Cas+Gain Boosting? ? Doublet可能影响建立时间特性 – Telescopic:动态范围 ? 主运放:差分对+共源共栅 ? 两级结构带来共模反馈 问题 ? 如果共源共栅在输入级? ? 纯连续时间共模反馈: – 动态范围 – 共模探测电阻驱动能力 – 带宽、稳定性 – 缺点:输出动态范围不如简单共源 – 减小vdsat保证动态范围 – 输入动态范围受限 – 共模反馈复杂度增加 ? 无法采用单一SC cmfb 开关电容共模反馈 ? SC cmfb通常控制偏置节点 ? 采用统一SC cmfb:正反馈,cmfb反馈环路需反相 ? 两级分别采用独立的SC cmfb? – 复杂:控制逻辑、开关、电容元件多 ? 利用部分连续时间共模反馈,复制第一级作为cmfb反相 连续时间共模反馈设计考虑 ? 一般连续时间共模反馈问题 – – – – 阻性驱动、环路稳定性、动态范围 直接复制输入级、低阻输出(不存在稳定性问题) 各工作点同输入级相同,容易建立 版图可统一进行,提高匹配性 14 ? 结构选择: ? 环路稳定性设计考虑及仿真 共模反馈环路稳定性 共模反馈环路相位裕度 60° 环路切断点 采用理想共 模反馈替代 输入共模范围:0.5~3.3 共模增益:- 46.3dB 运放AC性能分析 集成电路制造工艺将使得实际电 路参数偏离仿真值 工艺Corner仿真确定了工艺制 造的最坏条件,保证运放在各种 工艺条件下性能均能满足要求 开关电容cmfb采用理想共模反馈替代 Worst Case: GBW 100MHz 增益 79dB 相位裕度均 60° 开关电容共模反馈 ? 传统结构 ? 工作原理 – 参考电容被充至参考值 – 探测电容探测实际工作点 – 采样相运放空闲,电容并联, 电荷分配,稳定工作点 – 保持相刷新参考电容,重新探 测实际工作点 ? 尺寸选择 – 输出端负载电容 vs. 收敛速度 ? 收敛速度:2个周期 ? 11bit建立时间:正沿13ns, 负沿15ns 17 采样保持增益线性动态范围 ? 输入差分Vpp 1.1V ? 考察输出 vs. 输入线 采样保持动态性能 ? 采用10MHz采样率仿线点FFT动态特性:采样率10MHz,输入信号 351.5625kHz (相关采样比为9) ? SFDR = 82.3dB 19 采样保持版图 2 2 4 1. 2. 3. 4. ? 主运放 SC cmfb 采样控制 电源 版图设计考虑: ? 共心匹配 ? 噪声隔离 ? 电源网络分配 作为IP单元集成在 逐次逼近ADC中 3 1 ? 主要内容 ? ? ? ? ? ? ? ? 设计需求 结构选择 工作原理 设计指标 整体设计 仿真结果 部分测试结果 改进方案 21 测试环境 To PC USB Socket DUT SDRAM FPGA LVDS Buffer ? 将采样保持模块集成于逐次逼近ADC中,对逐次逼近ADC进行 测试 ? 测试平台:基于Altera DE2开发板和板载Cyclone II FPGA完 成数据读出 ? 利用FPGA外部引脚控制芯片以及同芯片进行互联 ? 利用FPGA内部自带nios II软核,同计算机进行通讯,完成数 据传递 22 功能测试(通过片上模拟Probe buffer) 全差分采样保持输出 瞬态波形和建立良好 变化开始在采样开始后的 第4个周期(100ns) 同仿线 动态性能测试(连同ADC) ? 16384点FFT,采样率3.125MHz,输入信号211.52kHz( 相关系数1109)(-3dBFS) ? ADC的非线性较大,反映到频谱中:无明显谐波,杂波 很多 24 初步刻度考虑 ? 通过后端刻度,消除ADC非线性对动态性能的影响,从 而留下采样保持电路的谐波特性以供分析 ? 刻度方案: 实际SARADC 实际SARADC+刻度表 ? 一般刻度方法基于DAC,精度受限,且主要适合于修正 线性误差(增益误差、失调误差),对非线性误差修正能 力很有限 25 基于正弦波的刻度方案 利用被测ADC采样并FFT:得到精确的输入正 弦波的频率 FIR:通过FIR滤波器构建,确定各阶系数,构 建极窄带带通滤波器——由于已知输入信号特 性,通频带仅设定为输入频率一个点 输入信号重建:利用上述FIR滤波器对输入信 号重新进行数字滤波,得到基本noise free的 纯净参考正弦波 利用running average方法获得刻度表 26 刻度结果-低频 27 刻度结果-中频 28 刻度结果-高频 29 定量总结 ? 刻度后,ADC整体动态性能SFDR约70dB,SNDR约45dB ? ADC引入的非线性被刻度消除,采样保持电路的动态性能 实测结果初步满足10bit的要求 30 改进和总结 ? 采样保持电路的初步设计是成功的 ? 可以供10bit以内的ADC作为高速采样保持模块集 成应用 ? 改进考虑: – 采样开关可以采用自举开关形式,进一步降低开关导 通电阻随输入信号的变化,提高动态性能 – 采样保持运放的结构可以做进一步优化 – 片外尚需全差分驱动运放,可以考虑片内集成该驱动 单元 Thank you!


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